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大体是
1. 首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真，
对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具
方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog） Cadence的工具也就是著名的Verilog-XL和NC Verilog
2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和
时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库
这一步的输出文件可以有多种格式，常用的有EDIF格式。
综合工具Synopsys的Design Compiler，Cadence的Ambit
3，综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布到硅片上
这要看你是做单元库的还是全定制的。
全定制的话，专门有版图工程师帮你画版图，Cadence的工具是layout editor 单元库的话，下面一步就是自动布局布线,auto place & route，简称apr cadence的工具是Silicon Ensembler,Avanti的是Apollo
layout出来以后就要进行extract,只知道用Avanti的Star_rcxt,然后做后仿真
如果后仿真不通过的话，只能iteration，就是回过头去改。
4,接下来就是做DRC,ERC,LVS了,如果没有什么问题的话，就tape out GDSII格式的文件
送制版厂做掩膜板，制作完毕上流水线流片，然后就看是不是work了 做DRC,ERC,LVSAvanti的是Hercules,Venus,其它公司的你们补充好了
btw:后仿真之前的输出文件忘记说了，应该是带有完整的延时信息的设计文件如：*.VHO,*.sdf
RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT
1。PT后一般也要做动态仿真，原因：异步路径PT是做不了的
2。综合后加一个形式验证，验证综合前后网表与RTL的一致性
3。布版完成后一般都会有ECO，目的手工修改小的错误
SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT
SPEC：specification，在进行IC设计之前，首先需要对本IC的功能有一个基本的定义。
ARCHITECTURE：IC的系统架构，包括算法的设计，算法到电路的具体映射，电路的具体实现方法，如总线结构、流水方式等。
在IC前端的设计中，ARCHITECTURE才是精华，其他的大部分都是EDA工具的使用，技术含量不高。
dv, design verification,验证 和前端、后端并列。
DFT, design for test. 前后端合作，并与tapeout 后测试合作。
ir-drop. 后端和验证合作。
SI, 后端。
low-power design ,前后端合作.
《ic设计流程与使用工具介绍》
我认为IC设计流程按照功能和应用场合不同大致可以划分为三个部分进行介绍，分别是数字IC、模拟IC和FPGA。这三者之间既有相同点又有相异点。在进行设计时，所使用的软件工具也有相同和不同的。
1、数字Asic设计流程前端到后端使用工具
通用型数字Asic（从上到下）
在验证算法时一般使用C语言或者verilog来对系统算法进行建模，使用行为级描述来对算法功能的正确与否进行仿真。一般比较常用的方法是使用C语言在Matlab软件环境下进行算法验证。
算法验证完成之后，需要进行的工作就是将算法转化为对应的行为级或者寄存器传输级描述，并且对其进行功能仿真验证。在该阶段可以使用的工具有很多，常用的有Active—HDL、Mentor的Modelsim系列软件和QuestaSim系列（前者使用三个核进行仿真，后者使用一个核，因此后者可以对不同语言环境下的描述进行混合仿真）。
完成功能仿真之后需要进行的工作就是根据foundry提供的标准数字单元工艺库，对前面得到的表述一定功能的代码进行综合，得到代码对应的由标准单元库中的门电路组成的实际电路映射。在综合的过程中，要根据设计规范来制定各种约束以使综合得到的电路映射能够满足设计的要求，同时也要注意综合报告中所给出的违反约束的各个信息，并且利用这些信息来修改代码或者算法。在综合的过程中使用的工具最主要是Synopsys的DC和PC。
做完综合之后，利用综合得到的实际电路映射、时序约束与foundry提供的与版图有关的工艺库就可以进行自动布局布线的操做了。此时常用的软件有Synopsys的ASTRO和Cadence的Se工具。
自动布局布线完成后就可以根据产生的版图文件信息提取寄生参数来进行包含寄生参数与互联延迟的后仿真了。一般常用的寄生参数提取工具有AVANTI的STAR-RC和Cadence的DRECULA或Diva，两者都需要将自动布局布线得到的版图和工艺库文件导入软件中进行寄生参数提取。Cadence的软件还可以通过导入版图，来对自动布局布线得到的版图中不满意的地方进行修补。【tapeout】
寄生参数提取结束后将得到的寄生参数信息与自动布局布线得到的网表导入PT进行包含寄生参数的时序参数提取，然后利用所提取的时序参数在底层网表中反标进行后仿真，观察后仿真的时序是否满足设计规范的要求。如果满足则设计基本完成，不满足还需要进行迭代修改。产生反标需要的时序文件的软件是PT，而将时序反标文件反标回综合后的网表并且进行后仿真的软件比较多，比如Modelsim和Nclaunch（NC主要针对大型系统，而Modelsim则主要是针对小的设计，因为前者的工作平台是工作站后者是PC）。
全定制数字Asic或者混合信号ASIC（从下到上与从上到下结合）
当需要制作全定制的数字芯片时，传统的从上到下的设计流程就不完全奏效了。其中最大的不同就是全定制芯片为了实现更小的体积与功耗，更高的集成度将可能不采用厂家提供的标准数字单元库而是通过与foundry沟通自己设计满足自己需要的工艺库。比如Xilinx的FPGA芯片的设计采用的就是全定制的设计方法。 对于全定制设计而言，也需要采用算法验证、功能描述与仿真验证、综合、寄生参数提取与后仿真的过程，但是相对通用型Asic的设计而言，在做后仿真时全定制可以使用模拟仿真的方法进行后仿真而不需要进行时序反标的过程，因为在设计全定制Asic时使用的不是foundry提供的标准数字工艺库而是根据设计需要自己设计的数字工艺库。因此对于全定制的Asic设计而言，它的后仿真需要采用foundry提供的标准模拟库，由于不使用时序的反标而采用模拟仿真的方法后仿真得到最终版图对应信息，因此耗时可能比设计通用型的Asic更长。 全定制设计流程的使用软件有，算法验证与功能仿真的软件同通用型使用的基本相同。但是在综合这一步就不太一样了，对于全定制的设计而言一般在设计时采用Cadence的软件比较多，因为全定制设计更象模拟电路设计。在综合这一步之前先要根据设计规范对每个模块进行时序与功耗的分配，并且最好能够细化到每个门级电路。然后根据要求来构建设计所需要的设计者需要的单元库。因为全定制的ic综合这一步更象是利用设计者自己定义的库来搭积木的过程，人为的控制因素与经验也更加重要，在这里良好的布局可以使搭出的电路效率更高。 在这里可以先使用cadence的版图与电路图输入工具Virtuoso来根据设计规范的要求构建建立在单管基础上的基本单元库，然后再根据已经验证的算法和功能描述，利用所构建的基本单元库来得到整个芯片的电路图布局结构，最后根据芯片内各个信号的关系来进行电路布线的操作。以上的操作都可以在Cadence的IC 5.1集成设计环境下的Virtuoso中完成，当完成布局布线后全定制Asic的版图基本就确定了，然后根据基于基本单元库所对应版图的全芯片电路来搭建全芯片电路对应的全芯片版图。此时可以利用Cadence的Diva或者Drucla工具进行DRC、ERC、LVS检查，并且可以根据版图利用上述工具进行参数提取。然后将提取得到的参数与搭建全芯片时所得到的全芯片网表或者全芯片电路进行后仿真。如果在后仿真时不想使用Cadence或者系统太大仿真不了时，可以使用Hsim进行仿真。Hsim在使用时需要根据版图提取寄生参数和全芯片电路基于基本单元库的网表。（还有不详细的地方，回来需要具体再阐述下）。
在进行通用型数字Asic设计时需要注意代码的风格，因为代码风格的好坏直接影响到综合软件的效果，风格规范的代码可以得到性能更高的芯片电路。另外，在写代码时还要注意尽量使用可综合的代码和能够避免系统出现毛刺与亚稳态的电路描述方法。
在进行全定制数字Asic设计时一定要注意单元库的建立，在建立时除了满足基本的逻辑功能外还要注意宽长比与所构造单元的功耗和延迟之间的关系，最好能够建立基于verilog和电路图等多种不同表达方式的电路结构。这样便于后面的进一步分析与仿真。另外，在全定制数字IC设计中经常会把数字电路当成模拟电路来分析功耗与延迟，所以可以使用模数混合的方法来对所设计的基于自建单元库的电路进行仿真，从而可以相对全电路模拟仿真大幅度提高仿真的速度，相对全电路数字仿真得到更精确的延时信息。不过对于功耗的仿真还是只能使用全电路的模拟仿真。最为重要的一点是通用型数字IC的版图布局可以利用软件实现自动化，而全定制则更多的依靠有经验的版图设计师来实现。
以上是数字IC部分的，一点个人的看法与大家共同研究，欢迎各位达人指出错误与不足的地方！！
IC设计流程
IC设计流程（转自USTC ）
2，实现方法； IC从生产目的上可以分成为通用IC（如CPU，DRAM，接口芯片等）和ASIC(Application Specific Integreted Circuit)两种，ASIC是
因应专门用途而生产的IC。
从结构可以分成数字IC，模拟IC，数模混合IC三种，而SOC（system on chip）则成为发展的方向。 从实现方式上讲可以分为三种。基于晶体管级，所有器件和互连版图都采用人工的称为全定制（full-custom）设计，这种方法比较适合于大批量生产的，要求集成度高、速度快、面积小、功耗低的通用型IC或是ASIC。基于门阵（Gate-Array）和标准单元（Standard-Cell）的半定制设计（Semi-custom）由于其成本低、周期短、芯片利用率低而适合于批量小、要求推出速度快的芯片 。基于IC生产厂家已经封装好的PLD（Programmable Logical Design）芯片的设计，因为其易用性、“可重写性”受到对集成电路工艺不太了解的系统集成用户的欢迎。他的最大特点就是只须懂得硬件描述语言就可以使用特殊EDA工具“写入”芯片功能。但PLD集成度低、速度慢、
芯片利用率低的缺点使他只适合新产品的试制和小批量生产。近年来PLD中发展最活跃的当属FPGA(Field Programmable Gate Array)器件.
从采用的工艺可以分成双极型(bipolar)，MOS和其他的特殊工艺。硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。MOS又可分为NMOS、PMOS和CMOS三种；其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。AsGa器件因为其在高频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。而应用于视频采集领域的CCD传感器虽然也使用IC一样的平面工艺，但其实现和标准半导体工艺有很大不同。
从设计方法可以分成自顶而下（top-down）和自底而上两种方法。top-down的设计方法
在IC开发中,根据不同的项目要求，根据项目经费和可供利用的EDA工具和人力资源，根据代工厂的工艺实际，采用不同的实现方法是很重要的决
策. （5）技术创新和紧跟潮流是IC公司良性循环的根本保证；（需要讲吗？）
3，IC设计中所使用的EDA工具；
俗话说“公欲善其事，必先利其器”。
IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。IC设计向来就是EDA工具和人脑的结合。随着IC不断向高集成度、高
速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。
IC设计的EDA工具真正起步于80年代，1983年诞生了第一台工作站平台apollo;20年的发展,从硬件描述语言（或是图形输入工具）到逻辑仿真工具（LOGIC
SIMULICATION），从逻辑综合（logic synthesis）到自动布局布线(auto plane & route)系统；从物理规则检测(DRC & ERC)和参数提取(LVS)到芯片的最终测
试；现代EDA工具几乎涵盖了IC设计的方方面面。
提到IC设计的EDA工具就不能不说cadence公司，随着compass的倒闭，它成为这个行业名副其实的“老大” cadence提供了IC design中所涉及的
几乎所有工具；但它的工具和它的名气一样的值钱！现代IC技术的迅猛发展在EDA软件厂家中掀起并购、重组热潮。
除CADENCE公司以外，比较有名的公司包括mentor,avanti,synopsys和INVOEDA；mentor和cadence一样是一个在设计的各个层次都有开发工具的公司，
而AVANTI因其模拟仿真工具HSPICE出名，SYNOPSYS则因为逻辑综合方面的成就而为市场认可。
下面我们根据设计的不同阶段和层次来谈谈这些工具；
（1）输入工具(design input)： 对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是VERILOG HDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的VISUAL HDL和MENTOR公司的RENIOR等。虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公
司的AHDL，但所有的公司都提供了对作为IEEE标准的VHDL，VERILOGHDL的支持。
对自下而上的设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有cadence公司的composer;viewlogic公司的viewdraw等，均可根
据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。
（2）电路仿真软件(circuit simulation)：（分为数字和模拟两大类）。
电路仿真工具的关键在于对晶体管物理模型的建立，最切和实际工艺中晶体管物理特性的模型必然得到和实际电路更符合的工作波形，随IC集成度的日益提高，线宽的日趋缩小，晶体管的模型也日趋复杂。任何的电路仿真都是基于一定的厂家库，在这些库文件中制造厂为设计者提供了相应的工艺参数；如
TSMC0.18um Cu CMOS工艺的相关参数高达300个之多；
可以用于数字仿真的工具有很多，先期逻辑仿真的目的只是为了验证功能描述是否正确。对于使用verilog HDL生成的网表，cadence公司的verilog-XL是基于UNIX工作站最负盛名的仿真工具；而近年随PC工作站的出现，viewlogic的VCS和mentor公司的modelsim因其易用性而迅速崛起并成为基于廉价PC工作站的数字仿真工具的后起之秀；对于VHDL网表仿真，cadence公司提供LEAFROG；SYNOPSYS公司有VSS，而mentor公司基于PC的MODELSIM则愈来愈受到
新手们的欢迎。
PSPICE最早产生于Berkley大学，经历数十年的发展，随晶体管线宽的不断缩小，PSPICE也引入了更多的参数和更复杂的晶体管模型。使的他在亚微米和深亚微米工艺的今天依旧是模拟电路仿真的主要工具之一。AVANTI是IC设计自动化软件的“英雄少年”，它的HSPICE因其在亚微米和深亚微米工艺中的出
色表现而在近年得到了广泛的应用。cadence公司的spectre也是模拟仿真软件，但应用远不及PSPICE和HSPICE广泛；
对于特殊工艺设计而言，由于它们使用的不是Si基bipolar或CMOS工艺，因而也有不同的设计方法和仿真软件；例如基于AsGa工艺的微波器件所使用
的工具，较著名的有HP的eesoft等；
调音台各功能键和接插口技术说明
１、Line Input
线路输入插口，为平衡式高阻6.35mm大三芯插孔
２、Mic Input
话筒输入插口，为XLR 卡侬平衡插孔
3、Insert
外串入该通道的效果器插口，使用6.35mm大三芯插孔
4、Gain
话筒和线路输入信号大小控制
5、Low Cut
低频切除开关，低切工作点为75Hz
6、Hi EQ
高频均衡 12KHz±15dB
7、Hi / Mid EQ
中高频均衡 3.1KHz±15dB
8、Low / Mid EQ
中低频均衡 250Hz±15Db
9、Low EQ
低频均衡 70Hz±15dB
10、AUX 1 / AUX 4【tapeout】
辅助1―4输出音量大小控制
信号输出位置在均衡（EQ）和推拉式音量大小控制推键（Fader）之前
11、AUX 5 / AUX 6
辅助5—6输出音量大小控制
12、Pre / Post Fader
辅助5—6信号输出位置转换开关，辅助５—６信号输出位置可以在均衡（EQ）和推 拉式音量大小控制推键（Fader）前面和后面选择，抬起在前，按下在后
13、Pan
通道输入信号声像左、中、右控制
14、Stereo Channel AUX Sends
立体声通道辅助输出控制
AUX 1—4 用一个音量旋纽来控制左和右声道信号
AUX 5 音量旋纽控制左声道
AUX 6 音量旋纽控制右声道
15、Balance
双声道立体声输入信号左和右的音量平衡控制
16、PFL / Clip LED
该通道输入信号预监听工作与过载指示灯
17、Mute
该通道信号哑音按键
18、PFL
该通道输入信号预监听开关，用于监听推拉式音量大小控制推键以前的输入信号
19、Assignment Switches
通道输出信号指定分配选择开关，按下后将通道中信号分别送到L—R总输出和编组输出SUB 1—2，3—4 通道中
20、Channel Fader
输入通道的推拉式音量大小控制推键。（调音推杆） 作用范围—∞—+10dB
21、Pad
话筒输入信号衰减按键 衰减10dB
22、Polarity
话筒输入相位转换开关
23、Phantom power
平衡式电容话筒+48V幻像供电开关
该供电开关按下后全部话筒输入都被供电
24、Stereo Input
立体声线路输入插座，高阻输入
25、Trim
立体声线路输入信号大小控制
26、AUX Master Level
辅助AUX1—6的信号输出大小控制
27、AUX PFL / Clip
辅助预监听工作和过载指示灯
28、AUX PFL【tapeout】
辅助预监听开关，监听辅助输出信号大小控制键之前的信号
29、LED Meters
由发光二极管组成的Sub 编组和Left / Right 左、右立体声总输出信号电平大小指示表，指示范围从-33dB∽+9dB和过载
30、Sub Pan
编组通道输入信号左、中、右声像控制
31、Sub PFL Led
编组输出通道的预监听工作指示灯
32、Sub Mute
编组输出通道的信号哑音开关
33、Sub PFL
编组预监听接通开关
34、Sub L—R assign
将编组通道信号送入总输出通道的指定分配选择开关
35、Sub Fader
编组输出推拉式音量大小控制推键 （调音推杆） 作用范围 —∞—+10dB
36、Master Lift / Right
立体声总输出推拉式音量大小控制推键 （调音推杆）
左和右（L和R）同时由一个总键控制 作用范围—∞—+10dB
37、Stereo Returns 1&2
立体声辅助输入1和2
①Pan / Balance 输入信号声像左、中、右平衡控制
②Level 输入音量信号电平大小控制
③Mute 输入信号哑音开关
④PFL 输入信号预监听接通开关
⑤L—R，1—2，3—4辅助输入信号送入编组SUB和总输出（L—R）的指定分配选择开关 ⑥PFL / Clip 预监听工作与过载指示灯
38、Stereo Returns 3&4
立体声辅助输入 3&4
①Treble 高音均衡
②Bass 低音均衡
③AUX 1，AUX 2 辅助输入信号送入辅助输出1和2的音量大小控制
其余各键和灯的功能同37项
39、Tape Out Level
磁带输出音量大小控制，送到录音机录音用
40、Tape Input / Out put
磁带输入插口有两组RCA莲花插座
41、Tape Input Level
磁带输入音量大小控制，接放音机放音用
42、Tape Assign
磁带输入信号送入L—R总输出和AUX辅助输出的指定分配选择按键，抬起来信号送 到L—R总输出，按下出信号同时送到L—R总输出和AUX1—2辅助输出
43、Talk Back Assign
对讲信号送出指定分配选择按键，抬起来信号送到L—R总输出，按下去信号送到辅 助输出1—4
44、Talk back Enable
对讲接入按键
45、Talk back Level
对讲信号音量大小按制
46、PFL Master Level
预监听总音量大小控制
47、PFL Active
预监听工作指示灯
48、Headphone / Control Room Level
耳机与控制室监听输出信号大小控制
49、AUX Send
输助输出1—6的插口
50、Stereo Return
立体声辅助输入1—4的插口
51、Sub Out
编组输出1—4的插口
52、Sub Insert
编组输出外串入该通道效果器的插口
53、Talkback Mic Input
对讲话筒插口
54、Headphone Output
监听耳机插口，大三芯插头，尖接左、环接右、套接地
55、Control Room Output
控制室监听输出插口
56、Main Out put
立体声总输出插口，有XLR卡侬和6.35mm大三芯二组
57、Main Insert
立体声总输出外串入该通道效果器的插口
58、Balance Mono Output
单声道平衡输出插口
59、Mono Level
单声道输出音量大小控制，受编组音量推键和立体声总输出推键控制
60、Power
调音台电源开关
61、Lamp Connector
调音台专用工作照明灯插座，可选配原厂生产的ML—2，ML—3照明灯，插座为二芯 卡侬插口，工作电压12V / 200mA 使用其它的灯具最大电流不能超过400mA
62、AC Mains Input
交流电源线输入插座（功率为220V∽60W 50 / 60Hz，55W）
以上数据来自 SRC一4034/4026 调音台
集成电路布图创作合同
甲方： 乙方：
法定代表人： 法定代表人：
甲乙双方为集成电路试制事宜，双方经过平等协商，特订立本合同。
一、标的物：委托芯片名称_________，甲方同意由乙方代为寻找适合的代工厂，就标的物进行集成电路试制。
二、功能规格确认
1.甲方完成本设计案之各项设计及验证后，应将本产品之布图（Layout）交由乙方进行集成电路制作之委托事宜。
2.甲方的布图（Layout）资料，概以甲方填写之TAPEOUTFORM为依据，进行光罩制作。乙方不对甲方之布局图（Layout）作任何计算机软件辅助验证。
3.标的物之样品验证系以乙方委托之晶圆代工厂标准的晶圆特性测试（WAT）值为准，甲方不得作特殊要求。
4.如甲方能证明该样品系因乙方委托之代工厂制程上之误失，致不符合参数规格范围，虽通过代工厂标准的晶圆特性测试，仍视为不良品。
三、样品试制进度
1.甲方须于委托制作申请单中注明申请梯次，若有一方要求变更制作梯次，需经双方事前书面同意后始可变更。
2.原案若有因不可归责乙方之事由或不可抗力，致无法如期交货，乙方应于事由发生时，尽速通知甲方，由双方另行议定交货期限。
四、样品之确认
1.样品之确认以第二条之第二及三款之规定为依据，甲方不得对电气特性提出额外的样品确认标准，若因甲方之布局图（Layout）与TAPEOUTFORM不符，而致试制样品与甲方规格不符，因此所生损失概由甲方负责。
2.甲方应于收到标的物试制样品后 日之内完成样品之测试。若该样品与甲方于委托制作申请单及TAPEOUTFORM中指定不符，且甲方能证明失败的样品是由于制程的缺失所造成，甲方应于 日之测试期限内以书面向乙方提出异议。如甲方未于此期限内向乙方提出异议，则视为样品已为甲方所确认。
3.乙方应于收到甲方所提之异议书 日内，将该异议交由第三公正单位评定。若甲方所提出之异议经评定，其系可归责予乙方时，乙方应要求代工厂重新制作样品。新样品之测试与确认，仍依本合约第二条第二、三及四款规定履行。除本项规定重新制作之外，甲方对乙方不得为任何其他赔偿请求。
4.如新样品仍与甲方指定之规格不符，则甲方得要求终止合约。甲方不得向乙方索回已付给乙方的费用，且不得就本合约对乙方为任何损害赔偿请求，乙方亦不得向甲方请求任何除已付费用外的补偿。
五、试制费用试制费用依乙方订定之计费标准为准。
六、付款方式
1.甲方填送委托制作申请单、委托制作集成电路合约书及TAPEOUTFORM电子文件，连同拟下线的布局档案资料传送至乙方，并由乙方寄送芯片制作缴款通知函予甲方。
2.甲方收到芯片制作缴款通知函 日内应以即期支票支付费用予乙方，乙方于收到费用后始制寄发票寄予甲方。甲方需于付款后始能领取该标的物。
七、专利权或著作权甲方保证所委托之设计案布图（Layout）资料绝无任何违反专利权或著作权法之相关规定，或侵害他人知识产权，若有涉及侵害他人权利之情形，概由甲方负责，如造成乙方损害，并应赔偿之。
八、所有权与使用权与本设计案有关之光罩及制程资料之所有权与使用权均归属乙方。甲方为制作光罩需要、同意乙方将布局图资料交由乙方委托之代工厂，但乙方应责成代工厂严守保密责任。
九、保密甲方所提供本设计案之布局图（Layout）及光罩均为甲方机密资料，非经甲方书面同意，乙方及其所委托之代工厂不得将该资料泄漏予任何第三者，亦不得将相关之资料、文件，挪作与履行本合约义务无关之其它用途，或提供给任何第三者使用。
十、不可抗力本合约因天灾、战争或其它非可归责于双方当事人之事由，致无法履行时，一方应于事由发生时通知他方，并本诚实信用原则，协助他方将损害减到最低。
十一、合约有效期限
1.本合约自签约日起生效，至签约日起满二年自动失效，期满后经双方同意得另以书面续约。
2.本合约于合约期限届至前可因下列事由终止之：
（a）双方书面同意
（b）甲方依第四条第四款规定终止合同
（c）如甲方有受破产宣告、清算、重整等事由，或其负责人犯法定刑为三年以上有期徒刑之罪，乙方可以终止合同履行
（d）甲方所交付之布图有侵害他人知识产权时，乙方可以终止合同履行。 十二、因本合约所生争议，双方协议由_________法院管辖。
十三、本合约未尽事宜，双方可协商解决或签订补充协议或依有关规定解决。 十四、本合约的修改、变更或增删，非经双方书面同意不得为之。 十五、本合约一式两份，甲乙双方各执一份，印花税各自负担。
甲方（盖章）：_______ 乙方（盖章）：_______
_______年____月____日 _______年____月____日
IC设计经验总结
一、芯片设计之前准备工作：
1) 根据具体项目的时间要求预订MPW班次，这个可以多种途径完成。
（1）：一方面可以跟中科院EDA中心秦毅等老师联系，了解各个工艺以及各个班次的时间。半导体所是EDA中心的会员单位，他们会很热心的帮助完成。
（2）：另一方面可以和具体项目合作的单位如清华等，根据他们的流片时间来制定自己的流片计划。
2) 仔细核对设计库的版本更新情况，包括PDK、Spectre Model以及RuleDecks。这些信息可以直接可以从中科院EDA中心获得，或者从相应的合作单位进行沟通统一。这一点对后续的设计很重要，请务必要引起重视。
3) 得到新的工艺库必须整体的熟悉一下，好好的查看里面的Document以及Userguide之类的，里面的很多信息对实际设计很有帮助。安装工艺库的过程会根据具体设计要求做出一些选着。如TSMC65nm工艺库在安装过程中会提示是否选着RF工艺、电感是否使用厚层金属、MIM电容的单位面积电容值等之类的。
4) 制定TapeOut的具体Schedule. 这个Schedule的制订必须请相关有经验的人来核实，第一次TapeOut的人往往缺乏实际经验，对时间的安排可能会不合理。一旦Schedule制订好后，必须严格按照这个时间表执行。当然必须赶早不赶晚！
二、芯片设计基本系统框图一
图一
三、模拟IC设计基本流程
3.1) 设计框图如下图二
电路样式选择
电路结构确定
参数的选定
以及仿真
优化以及可
靠性仿真
图二
3.2电路的式样确定
这个主要是根据系统设计结果，分析和确定模拟电路的详细的式样。
3.3电路的结构确定
根据单元模块电路的功耗、代价等各个指标的折中分析，确定各个单元模块的具体实现电路形式，如滤波器是无源滤波器还是有源滤波器，有正交VCO产生I/Q信号还是通过/2分频器来实现I/Q信号，用差分形式还是用单路形式等等。在具体电路的选取过程中，我们需要查阅了大量的IEEE文献，从中选取了比较成熟的，应用较广的电路结构来进行我们的设计工作。有时候可能会发现所确定的结构很难或者根本不可能满足技术指标的要求，这就需要改进结构或者查阅文献，设法满足要求。
3.4参数的选取和仿真
电路参数的选定与电路的仿真是分不开的。在比较重要的设计任务中，手算可以在20%的时间内完成80%的设计工作量，剩下的20%却需要花80％的时间来做。通过手算确定的参数是近似的，有时候会引错方向。但是它可以了解到参数的变化对设计会有多大的影响，是很有必要的。而采用计算机的反复迭代会使设计者对设计体会不深，不是明智的办法。
俗话说“公欲善其事，必先利其器”。目前，在公司内部可以使用多种EDA工具进行电路仿真。对于EDA工具的使用不在于多，能够精通常用的一类或者几类就行。最主要的时候能够灵活的进行仿真规划，知道什么样的电路适合用什么样的仿真工具。
－HSPICE；对于低频电路设计来说，HSPICE是一种最灵活方便的工具，而且其仿真精度也比较高，后来被SYNOPSYS收购，好像也正是因为这个原因使得如今的Hspice仿真速度以及精度都可以跟Cadence产出的仿真器相媲美了。业界使用Hspice作为仿真软件的也挺多，原先是avanti公司的，
－Spectre；是Cadence的仿真器，由于其是图形界面，所以很直观。
－SpectreRF：对于射频电路设计，SpectreRF是一种不错的选择。
－UltraSim：相比于Spertre而言，在仿真精度损失3%的情况下，可以加速10~100倍的仿真速度。而且进行整体芯片后仿真时候，我们可以根据其不用的精度要求来设置各个模块的仿真精度。UltraSim Full-Chip Simulatorfor faster convergence on goals andsignoff of post-layout designs at thechip level.
具体UltraSim的使用可以参考《Virtuoso® UltraSim Simulator User Guide》、《ADE/UltraSim Integration Tutorial》等。在网上相关资料很多，可以根据要求自己下载学习。
－APS：Accelerated Parallel Simulatordelivers high-precision SPICE andscalable multi-core simulationperformance for complex and large preandpost-layout of analog and RF ICdesigns.
这种仿真器是现在业界最快的仿真器，如今实验室已经成功启动APS进行大规模的是芯片整体验证仿真。在整体芯片规模越大，越能体现出优势。
(对应的Cadence版本5.10.41.5,安装相应的MMSim72)
－SpectreVerilog：能够进行数模混合仿真的工具。
－UltraSim-Verilog：进行数模混合仿真的工具，仿真速度比SpectreVerilog快。实验室在使用中较多的用在数字模块的后仿验证。
－StarSim：高于HSPICE10倍的速度，对于大规模的晶体管级的仿真是不错的选择，可以进行tran分析。
－ADS：对于系统级的仿真，ADS是最好的选择。对于电路级的仿真，功能也很强大，而且如今已经有一个RFDE环境，可以将ADS嵌入在Cadence中，很方便的进行使用。
在电路参数的选定及电路仿真的工作开始之前，最好能够阅读一遍厂家提供的Model库及其文件，从中可能会得到意想不到的东西。
电路参数的选定及电路的仿真需要有良好的IC设计的基本知识。而这些知识的获得则需要个人的不断努力，不断的积累。
3.5优化和可靠性仿真
由于实际工艺的都存在不确定性，会偏离设计的初衷，如器件尺寸的偏离，参杂浓度的改变等，都会影响到电路的性能，所以设计的时候应具有一定的鲁棒性，因此需要可靠性仿真，确保芯片在工艺偏离的情况下，性能仍然符合要求。
对各种参数要求较严格的电路，需要做蒙特卡罗分析，以前章琦做过简单的蒙特卡罗分析仿真方法的仿真，，希望大家能够相互学习这种方法，做芯片电路设计的全面仿真。还有工艺Corner分析至关重要，另外敏感性分析和温度分析也应该引起重视，特别是对某些特定电路的设计。
我们对工艺角Corner分析应至少包括：全部模型的SS，TT，FF角。如有时间的话，可以进一步细化，如N型晶体管和P型晶体管趋向于两种不同的工艺角SS和FF等，晶体管和其他的电阻和电容等的工艺角不同等。总而言之，应使用组合的方法，尽可能的涵盖一切可能出现的工艺角情况。
就应用的温度而言对其进行温度范围的仿真，一般而言，应该覆盖-20~100的温度，取特征值如-20,27,100度等三个温度点进行仿真即可。温度应配合工艺角联合进行仿真，比如仿真在100度，SS工艺角的情况下芯片的性能。
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